system-verilog - 如何使用 uvm/SystemVerilog验证频率

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这更像是一个客观的问题。 什么是验证时钟频率的最佳方法? ( 大多数情况下,在使用RTL模拟时,门级模拟应该禁用这些检查)

以前我已经使用断言进行了操作,但是我想获得一些意见,因为我面临以下几个问题:

  1. 如果deasserted协议有效,只有是有效的,那么检查才会有效,因为pad配置改变了 straightforward,因为pad配置改变时间和功能 of 。

  2. 时钟在RTL仿真中没有精确周期,具体取决于逻辑时钟的+/- 范围。

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你只需要验证时钟的频率,就可以知道时钟什么时候有效,然后你可以运行模拟并保持时钟计数器,然后保持时钟计数器,频率= 基本上你可以得到频率。

如果要验证精度或者占用周期,我认为它与时钟特性有关,应属于模拟设计类别。 模拟工程师应该证明正确。 他们可以用spice模拟。

是的,不仅讨论 sv/uvm是一个很好的话题。

如果我的理解不正确,请纠正我。 :- )

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